【Verilog HDL 訓練】第 03 天

閱讀某工藝庫：http://bbs.eetop.cn/thread-611701-1-1.html

第一次見這種東西，只能嘗試摸索下，待修正！

大神答案：https://t.zsxq.com/JaqzjqR

1. 了解目錄結構：與前端相關的比如文檔(doc)，仿真模型(verilog/vhdl)，標準單元庫(synopsys/symbols)

1. 了解目錄結構：與前端相關的比如文檔(doc)，仿真模型(verilog/vhdl)，標準單元庫(synopsys/symbols)。這是針對s家的模型，如果使用c家的綜合工具就不能用了，所以這個庫不全。

參考地址：https://t.zsxq.com/JaqzjqR

每一個/aci路徑下面包含了astro（），doc（文檔資料），lef（），primetime（），symbols（標準單元庫），synopsys（標準單元庫），verilog（仿真模型），vhdl（仿真模型）等文件夾。

從：

到：

再到：

參考：這是地址

參考：這是地址

2. 閱讀文檔transition time, propagation delay等參數的定義

propagation delay：

The propagation delay through a cell is the sum of the intrinsic delay, the load-dependent delay, and the input-slew dependent delay. Delays are defined as the time interval between the input stimulus crossing 50% of Vdd and the output crossing 50% of Vdd.Figure 1 illustrates the propagation delay.

transition time：

The transition times (slews) on input and output pins are defined as the time interval between the signal crossing 10% of Vdd and 90% of Vdd. Figure 2 illustrates transition time measurements for rising and falling signals.

給出別人的答案：

transtion delay time, 分為rising time和falling time。rising time是指從10%的Vdd到90%的Vdd的時間，falling time是指從Vdd 90%到10%的時間。 propagation delay，顧名思義是傳播延遲，就是輸入的電平變到50%Vdd起開始計時，到輸出電平變到50%Vdd為止所需要的時間。這些參數都在時序約束當中起到重要的作用。

鏈接：鏈接

3. 閱讀文檔Power Dissipation/Calculation的描述

描述過長，見具體文檔！

4. 閱讀文檔Delay calculation的描述

同上！

5. 提供了哪些類型的cell？

包含的特殊標準單元有，Antenna-Fix Cell、NWELL and Substrate Tie Cell、Fill Cells、Low-Power (XL) Cells、TIEHI/LO Cells、Delay Cells

主要包含的基礎基本標準單元有

全加器、與門、與或門、BUF、D觸發器、延遲、反相器、選擇器、與非門、或非門、三態門、異或門、同或門等等。

參考：Verilog沒有葵花寶典打卡day3

6. Verilog文件中包含了哪些信息？

cell的功能模型還有時序檢查 specify

https://t.zsxq.com/JaqzjqR

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