FPGA從Xilinx的7系列學(xué)起（2）

1. 最基本的CLB

CLB是FPGA最最基本的單元，不能說是類似于質(zhì)子和中子的概念，但也至少是原子和分子的概念了。如果是最根本的單元都無法能夠很好的理解，那么其實(shí)很多FPGA的原理還是停留在一個(gè)寫寫代碼，調(diào)調(diào)時(shí)序的小工程師的級(jí)別。我想，這應(yīng)該不是我們所有年輕人的一個(gè)追求。

1.1 CLB的初探

首先CLB的最基本資源分為兩種，一種是實(shí)現(xiàn)組合邏輯資源功能的，一般稱為LUT。XILINX的LUT是6輸入查找表。一種是Flip-flop，也就是經(jīng)常聽課大家聽說的FF，我就覺得這個(gè)FF就是寄存器。

我上面的那個(gè)圖很經(jīng)典。大家可以看到，一個(gè)CLB就是分為兩個(gè)Slice。Slice通過Matrix Switch（我很想給他起個(gè)中文名字，但是有時(shí)候我覺得這個(gè)中文名字怎么都不太好表達(dá)這個(gè)意思，就比方，“忽悠”這個(gè)中國詞語，就很難找到英文和他對(duì)應(yīng)）和其他的Slice鏈接到一起。

同時(shí)又有進(jìn)位鏈通過垂直方向和它上面的Slice連接到了一起。如果這個(gè)進(jìn)位鏈能夠很好的使用，能夠節(jié)省不少的資源。這個(gè)地方就記著有這么個(gè)概念就行。

又是一個(gè)很經(jīng)典的圖。既然我們知道了CLB的內(nèi)部的一些東西，那么CLB又是怎么相連的呢？這個(gè)問題通過我們的經(jīng)典圖形，很清晰的表現(xiàn)出來。CLB是成對(duì)的對(duì)稱的連接在了一起。這樣布局的最大好處是什么呢？

首先是增加了芯片的資源數(shù)量，同時(shí)通過通過共享時(shí)鐘走線節(jié)省了很多資源。這個(gè)一個(gè)增加一個(gè)減少都是幫助大家能夠用FPGA的時(shí)候能夠獲得最大的資源享受。也算是花小錢辦大事。（這個(gè)涉及到了硅片的概念，就不展開去描述了。和大家的設(shè)計(jì)需求無關(guān)。）

另外這種分布的好處和大家相關(guān)的好處，大家覺出來是什么了么？這個(gè)最大的好處是可以讓大家共享一些資源，增加大家布局的時(shí)候的資源，這樣更容易實(shí)現(xiàn)自己的設(shè)計(jì)。

1.2 CLB與其他資源的互聯(lián)

CLB不僅僅是和其他資源相連，那么又如何和其他資源相連呢？一樣，和CLB之間相連一樣，通過Matrix Switch鏈接到一起。所有資源布線資源都是垂直，水平或者對(duì)角線的方向連在了一起。但是各個(gè)方向有不同的跨度。

水平方向上的跨度支持：1，2，4，12。

垂直方向上的跨度支持：1，2，16，18。

對(duì)角線方向上的跨度支持：1，2，16。

相比Virtex-6來說，垂直方向和對(duì)角線方向上的跨度已經(jīng)做了很大的改進(jìn)，跨度由原理Virtex-6的4變成了16，Long型有原來的12變成了18。長度的變化也有助于顯著提高布通率。不過，布線資源的使用是由工具基于大家的時(shí)序約束自我進(jìn)行的，也就是大家不用記住這些跨度的數(shù)量，因?yàn)榈綍r(shí)候工具會(huì)根據(jù)你自己需要會(huì)自動(dòng)進(jìn)行相關(guān)布局布線的。

很多東西并不一定需要大家記住，只是大家再選擇FPGA的時(shí)候做一個(gè)參考。因?yàn)槲覀兛隙ㄏＭㄗ钌俚木υO(shè)計(jì)出一個(gè)最牛的設(shè)計(jì)。然后看著自己的設(shè)計(jì)，喝杯茶，笑到哭。

FPGA

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